2025年4月16日，先进封装产业发展（无锡）峰会在无锡举行。本次大会由深芯盟、深圳市坪山区人民政府主办，深圳先进电子材料国际创新研究院、G7+无锡校友联盟、《电子与封装》协办，邀请了长三角乃至全国的先进封装企业和专家，共同探讨先进封装工艺、设备、材料、芯粒设计等领域面临的技术和供应链挑战。

上午9点，大会准时开始，由深圳市半导体与集成电路产业联盟执行秘书长张建致迎致词。而后，各大企业领袖分享了基于先进封装为主题的干货。

随着AI算力需求爆发式增长，传统

面临物理极限与成本攀升双重挑战。芯粒集成技术通过先进封装将不同工艺、功能的芯片模块化整合，成为延续摩尔定律的关键路径。“台积电3D Fabric平台以0.4μm线宽和50μm微凸点节距实现高密度互连；苹果A系列处理器通过高密度扇出封装，在3nm工艺下集成190亿晶体管；英伟达H100 GPU采用TSMC N4工艺，以80B晶体管和700W功耗刷新算力纪录”。王成迁博士用这些生动的案例阐述了先进封装在突破"存储墙"、"面积墙"方面的核心价值。

此外，王博士还介绍到，“中科芯依托全产业链优势，打造12英寸晶圆级扇出封装技术，实现5μm线宽/线距、18μm微凸点节距等关键指标，TSV深宽比达10:1。其2.5D硅桥集成方案支持1024bit/4.8mm互连，结合六面包封与背面增材技术，在30W高功耗场景通过N级可靠性验证。团队累计申请专利超百项，主导制定《芯粒间互联通信协议》标准，曾获国家科技进步一等奖，展现国产先进封装技术的突破性进展”。不难发现，通过异构集成与三维堆叠，先进封装正重构芯片设计范式，为AI大算力应用提供兼顾性能、功耗与成本的最优解，成为全球半导体竞争的战略制高点。

研究员刘丰满博士分享了《光电混合集成封装技术》，阐述了先进封装技术对于驱动硅基光电融合的创新。

在AI算力爆发式增长下，先进封装技术成为突破光电子混合集成瓶颈的核心路径。刘博士讲到，“针对51.2T交换机与GPU间高速互连需求，3D TSV和扇出型封装显著提升集成密度：Intel采用TSV三维堆叠实现光接口芯片与ASIC的4Tbps互连，带宽密度突破1.2Tbps/mm；博通通过3D扇出封装将光子芯片倒装在7nm CMOS电芯片，构建51.2T全光交换系统。两种方案相较传统CPO技术，能效分别降至5pJ/bit和10pJ/bit以下，岸线密度提升5-10倍。但异质材料热膨胀系数差异导致的翘曲控制、微流道散热设计以及晶圆级精准耦合等技术挑战亟待突破，需协同芯片设计、封装工艺与光学系统实现全链条创新”。当前技术迭代已推动硅基平台向"光电共生"演进，为AI计算架构革新提供关键支撑。

华天科技（江苏）有限公司研究院技术专家付东之分享了《芯粒封装助力AI时代启航》的主题，讲述了华天科技布局产业新生态，芯粒技术正在驱动先进封装的革新。

随着摩尔定律逼近物理极限，先进封装技术成为延续芯片性能提升的关键路径。芯粒技术通过将复杂芯片分解为功能模块，结合2.5D/3D堆叠、扇出型封装（Fan-Out）等实现异构集成，显著降低设计成本并提升良率。据Yole预测，2025年先进封装市场份额将超越传统封装，2028年规模达786亿美元，年复合增长率10.6%，成为半导体产业增长的核心驱动力。

同时，付东之也提到了芯粒产业化仍面临的国产化短板：EDA工具、电镀机等设备及临时键合胶等材料高度依赖进口。而华天科技正协同国产供应链突破技术瓶颈，推动封装设备、材料及设计工具的自主可控，为国产芯粒生态构建关键支撑。随着AI与汽车电子需求爆发，先进封装技术将成为中国半导体突围的核心战场。

杭州长川科技股份有限公司董事/副总经理钟锋浩分享了《Chiplet技术发展对测试装备和技术的挑战》的主题，阐述了先进封装技术驱动下的Chiplet创新与挑战。

随着高性能计算需求激增，先进封装技术成为突破摩尔定律瓶颈的关键路径。Chiplet技术通过将大芯片拆解为异构芯粒，结合2.5D/3D封装实现硅中介板垂直互联，创造了系统级芯片集成新范式。该技术具备三大核心优势：通过模块化设计提升良率、复用IP降低30%设计成本、支持不同制程芯片的灵活组合，已在HPC、数据中心和智能汽车领域广泛应用，AMD、英伟达等企业已推出多款基于Chiplet架构的处理器产品。

然而先进封装对测试设备提出严峻挑战：多芯粒集成导致测试向量深度呈指数级增长，要求设备具备动态重构的存储技术；超1000W功耗带来供电精度和散热双重压力，需开发耐千安级电流的MEMS探针；大尺寸封装体则需突破480kg级压接技术及多区温控系统。面对技术瓶颈，国内领军企业长川科技已构建覆盖CP、FT、SLT的全流程测试解决方案，并牵头制定国内首个《芯粒测试规范》标准体系，推动测试流程标准化。

当前，先进封装正从技术突破向产业生态建设演进，测试设备的创新与标准体系的完善将成为保障Chiplet技术规模化应用的关键支撑，助力我国在半导体后摩尔时代实现弯道超车。

芯和半导体科技（上海）股份有限公司创始人兼总裁代文亮博士分享了《集成系统EDA赋能Chiplet先进封装设计仿真》的主题，阐述了先进封装技术是作为AI时代突破算力瓶颈的关键路径。

等千亿级参数AI模型的迭代，云端和终端设备对算力-存力-运力的协同需求已超越传统单片集成能力边界。Chiplet技术通过异构集成、混合键合、背部供电等创新工艺，使2030年单芯片晶体管规模有望突破万亿级，达到传统SoC的5倍集成密度。

这一技术革新带来系统性设计挑战：跨芯片-中介层-封装的三维协同设计复杂度呈指数级增长，涉及信号完整性、电源噪声、热应力等多物理场耦合问题。传统EDA工具在系统级仿真精度、大规模互连分析效率等方面已显不足。芯和半导体开发的STCO（系统级协同优化）EDA平台，创新构建从RDL布线到基板设计的全流程解决方案，支持TSMC CoWoS、Intel EMIB等主流工艺，其异构集成电磁仿真引擎可实现百亿级互连结构的精准建模，将设计验证效率提升10倍以上。

当前产业生态已形成完整技术矩阵：台积电的CoWoS-S/R/L、三星的I-Cube等先进封装工艺，与HBM3、PCIe 6.0等高速接口标准协同发展。随着玻璃基板、光电共封装等前沿技术的成熟，先进封装正从芯片级集成向系统级集成演进，为AI芯片持续突破性能功耗墙提供核心支撑。这一技术路径的突破，标志着后摩尔时代半导体产业从制程微缩向系统集成的战略转型。

从本次峰会各企业领袖的分享可以观测到国产先进封装通过工艺创新-标准制定-生态协同三位一体发展，在降低设计成本（IP复用节省30%）、提升集成密度（达传统SoC的5倍）、拓展应用场景（AI/光通信/汽车）等维度形成差异化优势。随着玻璃基板、光电共封装等前沿技术布局，中国正从"封装代工"向"系统级集成创新"跃迁，成为全球半导体产业变革的关键推动者。