早前在台湾 Computex 举行的新闻发布会上，Nvidia 首席执行官黄仁勋和联发科首席执行官 Rick Tsai 宣布，Nvidia 将向联发科提供 GPU Chiplet，以将其整合到尚未设计的片上系统 (SoC )中用于车内汽车应用以及 Nvidia AI 和图形 IP。

Chiplet对 Nvidia 来说并不陌生。该公告还为Chiplet作为一个概念增加了更多验证——许多半导体制造商都指望这一概念在未来几年帮助保持摩尔定律的活力。

小芯片背后的想法几乎不是一个新概念。几十年来，该行业一直在制造多芯片模块：例如，Mostek 在 1979 年将两个 MK4116 16-Kbit DRAM 芯片放入双腔陶瓷封装中，创建了 MK4332D 32Kbit DRAM。英特尔还将 CPU 芯片和一个1995 年底推出的 Pentium Pro 中的 SRAM 芯片。这些多芯片模块 (MCM) 使 Mostek 和 Intel 能够超越其半导体工艺的局限，创造出“超越摩尔”的封装设备。

因此，以 MCM 形式出现的共同封装半导体已经存在了很长一段时间，而小芯片技术在很多方面只是 MCM 概念的延伸——尽管有更多的技术。

也许最早使用当代小芯片技术的是 2011 年底推出的 Xilinx Virtex-7 2000T FPGA。该 FPGA 和不久之后推出的 Xilinx Virtex-7 580HT 采用了由Xilinx 和台积电 (TSMC)。硅中介层技术已经发展并且仍然可以从 TSMC 获得，现在称为 CoWoS（基板上晶圆上的芯片）。

Xilinx Virtex-7 2000T 和 580HT 展示了小芯片提供的两个最大优势。

对于 Virtex-7 2000T，使用硅中介层将四个 28 纳米 FPGA 小芯片组装到一个封装中，使 Xilinx 能够构建更大的 FPGA，这可以通过单片 28 纳米芯片实现。中介层允许半导体制造商通过将大型芯片组装成比单个芯片可能更大的马赛克来超越晶圆步进机的光罩限制。

Virtex-7 580HT 删除了 Virtex-7 2000T 的四个 FPGA 小芯片之一，并用 28Gbps 收发器小芯片取而代之，当时无法使用主流 28nm 数字 CMOS 工艺制造 28Gbps 收发器FPGA小芯片。

因此，小芯片提供的第二个优势是能够混合和匹配使用不同工艺节点制造的芯片，很可能来自不同的代工厂。与主流和前沿数字工艺节点明显不同的重要工艺节点包括模拟工艺、内存工艺（例如 DRAM 工艺，特别是高带宽内存（HBM）内存堆栈的形式）和高电流或高电压工艺——尤其是特殊工艺，例如用于光子学的砷化镓 (GaAs) 和用于功率半导体的碳化硅 (SiC)。

然而，商业小芯片的生态系统——来自许多供应商的小芯片市场可以由多个封装供应商轻松混合搭配到多芯片 SoC 中——尚未出现。

chiplet 的使用在很大程度上仅限于个别芯片制造商，例如 AMD，该公司于 2022 年完成了对 Xilinx 的收购并采用了其 chiplet 技术；英特尔率先在 2016 年推出的 Stratix 10 FPGA 中采用了自己专有的 EMIB（嵌入式多芯片互连桥）和 AIB（高级接口总线）小芯片封装技术。

在 AMD 和英特尔的案例中，chiplet 都被证明非常成功，以至于 chiplet 技术的使用现在已经遍及公司各自的产品线，包括他们的旗舰处理器产品。

在最极端的例子中，英特尔通过在其 Ponte Vecchio GPU（现在称为数据中心 GPU Max）的设计中加入 47 个有源小芯片（英特尔更喜欢称它们为“tile”），创建了一个封装中包含超过 1000 亿个晶体管的 IC系列）用于高性能计算应用，这对于单片芯片目前是不可行的。

阻碍小芯片广泛商业化的因素之一是缺乏物理和电气接口标准。

英特尔将 AIB 作为开源标准提供，现已由 CHIPS 联盟联盟正式确定，但还有其他竞争性提案。两个领先的小芯片接口标准包括名称奇怪的“bunch of wires”(BoW)、开放计算项目 (OCP) 基金会倡导的开放式芯片到芯片 (D2D) 互连规范，以及通用小芯片互连高速 (UCIe )，一种不同的 D2D 互连开放规范，由 AMD、Arm、ASE Group、谷歌云、英特尔、Meta、微软、高通、三星和台积电共同开发。

当英特尔首席执行官 Pat Gelsinger 在去年的英特尔创新活动中讨论他的公司参与 UCIe 联盟时，该联盟有 80 名成员。仅仅几个月后，这个数字已经上升到 100 多家会员公司。

接口布线规范是一回事，但高速 SerDes PHY（以多 Gbps 速率在这些布线上推送比特所需的物理层信号规范）又是另一回事。显而易见的串行协议候选者——以太网和 PCIe——都设计用于在比 D2D 互连所需的信号路径长得多的信号路径上运行。因此，现有的封装到封装、板到板和盒到盒信令方案每比特传输消耗太多功率，因此被认为不适合作为 D2D 互连标准。

Innosilicon、Cadence 和 Synopsys 等几家 IP 公司都为 D2D 通信提供高速 PHY IP。UCIe PHY 竞赛的新参赛者 Eliyan 最近发布了其 NuLink D2D PHY IP 的第一个硅实现结果。

Eliyan 的 PHY 技术专注于 D2D 互连的三个关键因素：每通道带宽、每比特传输的功耗以及有机基板的比特率性能。

Eliyan 最近使用当前的 NuLink PHY 完成了其第一个硅测试小芯片的测试。测试小芯片采用台积电的 N5 CMOS 工艺技术实现，并集成了四个通道，每个通道 16 条通道。每个通道都有 16 位通道，每个通道有一对时钟信号。Eliyan 将这些测试小芯片中的 10 个组装到有机基板上，作为五个发射/接收对，每对之间的间距不同，以测试 NuLink PHY 在有机基板上的覆盖范围。

发射/接收小芯片对之间的间距为 19-21.5mm、15-17.5mm、10-12.5mm、5-7.5mm 和 2-4.5mm。对之间间距的可变性表示每个通道的小芯片信号线凸点之间的不同位置。

这些测试小芯片在测试基板上的所有间隔距离内，在单向操作中实现了每条通道 32Gbps，在双向操作中实现了每条通道 40Gbps（同时每个方向 20Gbps）。对于高达 32Gbps/通道的所有单向操作，硅中测得的功耗在所有间隔距离上都低于 0.5pJ/bit。

在 UCIe 联盟制定必要的标准（包括标准 PHY）之前，以及在包括组装、封装和测试公司在内的大量公司加入小芯片生态系统之前，小芯片市场将保持较小规模，小芯片的使用将仅限于大型企业半导体供应商，如 AMD、英特尔、联发科和 Nvidia，它们有能力成为先驱。

然而，UCIe 联盟庞大且快速增长的成员名单表明人们对 chiplet 技术非常感兴趣。因此，势头很可能已经存在，小芯片技术可能会在短短几年内成为主流。