尽管芯片制造商正在不断推进技术的发展，但是在前端(FEOL)，中间(MOL)以及后端(BEOL)上触点(contacts)以及互连中与节点时间表同步缩放晶体管变得极具挑战。在本文中，Imec CMOS器件技术总监Naoto Horiguchi和纳米互连项目总监Zsolt Tokei汇集了他们的专业知识，提出了所谓的联合技术路线图(joint technology rodamap)。跟随缩放的进程，他们将会在FEOL中引入新的器件架构，在MOL和BEOL中引入新的材料和集成方案。他们对各类选择的背景以及现状、挑战还有基本原理都分别进行了讨论，这也为芯片行业提供了通往1nm工艺节点技术的可能性。

01.

FEOL、BEOL和MOL：逻辑芯片的关键部件

前沿逻辑芯片的制造可细分为三个独立的模块：生产线前端 (FEOL)、生产线中间 (MOL) 和生产线后端 (BEOL)。

FEOL涵盖芯片有源部分的处理，即位于芯片底部的晶体管。晶体管用作电气开关并使用三个电极进行操作：栅极、源极和漏极。源极和漏极之间的传导通道中的电流可以“开”和“关”，这是由栅极电压来控制。

BEOL是处理的最后阶段，是指位于芯片顶部的互连。互连是非常复杂的布线方案，用于分配时钟和其他信号、提供电源和接地以及将电信号从一个晶体管传输到另一个晶体管。BEOL通常分布在不同的金属层，局部(Mx)、中间、半全局和全局连线之中。总层数可以多达15层，而Mx层数量范围通常在3到6之间。这些层中的每一层都包含(单向)金属线和介电材料。它们通过填充有金属的通孔结构垂直互连。

FEOL和BEOL由MOL连接在一起。MOL通常由微小的金属结构组成，用作晶体管源极、漏极和栅极的触点。这些结构连接到BEOL 的局部互连层。尽管单元尺寸在不断缩小，但要连接的引脚数量大致保持不变，这也意味着访问它们更具挑战性。

随着器件尺寸继续缩小到3nm及以下，这些模块中的每一个都面临着许多挑战，这将迫使芯片制造商在FEOL上转向新的器件架构，以及在BEOL和MOL中采用新的材料和集成方案。

在本文中，我们展示了imec对缩放路线图的看法，并深入探讨了各种可能的选项。我们从最先进的主流FEOL、BEOL和MOL技术开始，逐步引入新的FEOL器件架构(即环栅(GAA)纳米片、叉片和互补场效应晶体管(CFET)器件)。这些架构将对局部互连层产生影响，因此需要新型BEOL材料(如钌(Ru)、钼(Mo)和金属合金)以及新型的集成方案(即混合金属化、半镶嵌和hybrid-height with zero via structures）。在这个令人激动的开发过程中，我们还引入了有助于改善MOL连接性的结构缩放增强器(structural scaling booster, 例如自对准栅极接触(SAGC)和埋入式电源轨(BPR))。这些增强器(booster)还能够通过减少局部互连的金属轨道数量从而有助于减少标准单元级别的面积。这也称为轨道高度缩放。

FEOL、BEOL和MOL上的下一步可能的创新

FEOL：垂直堆叠的纳米片器件以及叉片(forksheet)结构

随着工艺节点缩放至5nm以上，预计finFET将会不再适用。在减小栅极长度的同时，该器件无法提供足够的沟道静电控制。最重要的是，向更低(5T)轨道高度标准单元的演变需要向单鳍器件过渡，即使鳍高度进一步增加，也无法提供足够的驱动电流。

在这种情况下，垂直堆叠的环栅(GAA)纳米片晶体管进入了人们的眼帘。它们可以被认为是finFET器件的自然演变。试想一下，将一个finFET结构放置在纳米片结构的一边，然后将其分成单独的水平薄片，构成通道。由于栅极现在完全被环绕并位于沟道之间，因此与finFET相比，可以获得更好的沟道控制。同时沟道横截面在3D体积中的优化分布能够使单位面积的有效驱动电流得到更好地优化。

自2015年以来，Imec一直致力于此架构的研发，优化最关键的工艺流程步骤。制造垂直堆叠GAA纳米片晶体管的工艺流程始于多个Si/SiGe层的外延沉积，以及浅沟槽隔离(STI)模块的形成和填充。在后面的步骤中，选择性去除SiGe层，释放Si纳米片结构。在这些Si纳米片层的周围及其之间，在双功函数替代金属栅极(RMG)流程中形成了栅极堆叠。除了优化工艺步骤外，imec团队还开发了将垂直纳米片之间的间距减少到10纳米以下的工艺。这样寄生电容可以得到显著降低。今天一些芯片制造商正准备向该结构的器件转向，生产他们的下一代芯片。

为了将纳米片器件扩展到2nm节点及以上，imec最近提出了一种替代架构，称为forksheet器件。在这种架构中，薄片由叉形栅极结构控制，通过栅极图案化之前在p和n型MOS器件之间引入介电壁来实现。该壁将p栅极沟槽与n栅极沟槽物理隔离，从而允许比 finFET或纳米片器件更紧密的n到p的间距。根据模拟，imec预计该forksheet具有出色的面积和性能可扩展性(允许轨道高度从5T缩小到4.3T)，以及更低的寄生电容。当在SRAM设计中采用此架构，预期可以减少单元面积。

BEOL：混合金属化和半镶嵌

为了跟上FEOL实现的面积缩减，最关键的局部互连层(M1和M2)的金属间距最终将紧密至21纳米。这些层之间的通孔现在具有小至12-14nm的关键尺寸。在传统的铜双镶嵌集成方案中，铜金属化之前，需要在沟槽和通孔结构内沉积阻挡层和衬垫层。但是在这些紧凑的尺寸下，衬垫(liner)/阻挡层(barrier)占用了太多空间，以至于几乎没有用于填充铜的空间。这会对通孔电阻产生负面影响，而后者已成为主要的限制因素。此外由于对高电流密度的要求，电子迁移可靠性受到挑战。克服这种挑战的一个可选方案是混合金属化(hybrid metallization)，其中替代通孔的金属(例如Ru, W或Mo)以无障碍方式连接到Cu线的底部。这种构造允许使用更薄(2nm)的铜线barrier，同时保持电子迁移可靠性并同时降低通孔的电阻。虽然从电阻的角度来看，这样的方案可能很有吸引力，但最为关键的一点是该方案可靠性也很高。目前在该领域有很多研究活动，期待着能够找到适合的解决方案。

对于低于21nm的金属间距，imec建议将半镶嵌作为一个选择。半镶嵌的关键点在于它允许互连高度的增加，同时也能够保持电容受控，因此整体上有着RC方面的优势。

从工艺技术的角度来看，半镶嵌使用可图案化的替代金属并最终形成气隙。双镶嵌和半镶嵌之间的本质区别在于省略了金属的化学机械抛光(CMP)步骤，这是双镶嵌工艺流程的最后一步。在半镶嵌工艺中，以单镶嵌方式对通孔进行图案化，然后用金属填充并让其过度填充，这意味着金属沉积将继续进行，直到在电介质上形成一层金属(即无势垒金属，如Ru或Mo)。然后对金属进行掩蔽和蚀刻以形成金属线。通过这种方式(与双镶嵌处理相反)可以形成具有更高纵横比的线条，因此其具有更低的电阻。金属图案化后，线之间的间隙可以用电介质填充，也可以用于在局部层形成部分气隙。

对于下一代技术，imec则设想采用全气隙，并且在更晚的阶段使用有序金属合金作为导体。气隙的使用限制了因实施更高纵横比线路而导致的电容增加。

MOL：由scaling booster支撑的互连革命

在MOL中，我们已经看到引入structural scaling booster(结构缩放助推器?)来提高其routability。这种连接性演进(革命)将继续进行，取决于器件和互连之间的连接需求。例如，forksheet器件架构允许更灵活的栅极连接和栅极切割，从而提高布线灵活性。

另一个新兴的booster是掩埋电源轨(buried power rail，BPR)。电源轨是供电网络的一部分，传统上在芯片的BEOL(即Mint和M1层)中实现。相反，BPR被掩埋在芯片的FEOL中，以帮助释放互连的布线资源。这种具有挑战性的构造直接影响FEOL和BEOL的制造。在VLSI 2020上，imec在finFET CMOS测试中展示了一种钨(W)埋入式电源轨(BPR)集成方案，该方案不会对CMOS特性产生不利影响。

这种集成方案可以通过所谓的VBPR进行扩展，即BPR的通孔现在与MOL层(M0A 线)缝合。在VLSI 2020上，imec团队展示了一种基于钨的BPR，该BPR与Ru通孔(VBPR)连接以与Ru M0A线接触。对于该构造，其将获得优异的电阻和电迁移性能。

此外，还需要更多的创新来进一步降低源/漏接触电阻。imec提出了改进的接触方案，包括环绕式接触(通过金属的原子沉积实现)作为金刚石外延接触的替代品。这将会重新增大接触面积，从而降低接触电阻。

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进一步的选择：继续迈向1nm节点

FEOL中的CFET：通往3T逻辑标准单元的道路

单元高度的进一步降低现在主要受到可布线性问题的限制。对可布线性的优化让我们引入CFET，这将会进一步的推动摩尔定律的发展。CFET的概念包括在pFET顶部“折叠”nFET(鳍对鳍或片对片)，因此能够充分利用3D中器件缩放的可能性。这种架构的最大优势是面积上的缩放，最终使3T逻辑标准单元和SRAM单元具有明显更小的布局面积。

在VLSI 2020上，imec展示了CFET器件的第一个实验性概念验证，该器件是在单片工艺流程中制造的。该团队设法克服了这种复杂工艺方案中一些关键的工艺挑战，其中CFET从体衬底开始从底部到顶部进行处理。如今imec正在探索CFET中更为简化的工艺流程。在CFET中，底层器件(例如pFET)的处理之后是晶片键合以形成顶层器件(例如nFET)沟道。CFET可以更灵活地选择用于顶层器件的沟道材料。

BEOL：“零通孔混合高度(hybrid height with zero via)”，以及寻找替代的导体

金属线和通孔的电阻和电容仍然是BEOL最关键的参数。解决这个问题的一种方法是另一种金属化结构，称为“零通孔混合高度”。该方案允许根据金属线的应用需求灵活地将电阻换成电容。

这个想法是将每个金属层分成三个独立的子层：一条中心线，以及可能在上方或下方的延伸。对于每个金属层，我们现在有四种可能的情况(只有中心线；中心线+向下延伸；中心线+向上延伸；中心线+向上和向下延伸)。这使我们能够在相同的footprint内调整金属线的高度和纵横比。例如，如果线路需要用作对电阻非常敏感的电源轨，则可以形成具有高纵横比(因此具有低电阻)的线路。如果线路需要承载信号，则仅使用中心线以保持低电容。这种结构不仅为电容交换电阻提供了灵活性，还有望提高整体能量和速度。

从加工的角度来看，不同的高度是通过金属凹槽蚀刻步骤实现的。通过一直凹入到末端，该线路可用作垂直通孔连接，无需使用经典通孔结构。Imec正在解决处理这种“零通孔混合高度”结构所带来的各种挑战。

此外，将标准单元面积降低到3到4个轨道将需要具有极低电阻的导体。Imec试验了无数有望比Ru和Mo具有更好品质因数的新型导体材料。该品质因数被定义为体电阻率与金属中载流子的平均自由程的乘积。令人感兴趣的是在缩放至非常小尺寸下具有低电阻率的有序二元金属间化合物。例如是基于Ru和Al的化合物，AlNi或RuV3，但这些不是唯一的候选对象。通过计算已经显示出各种金属的吸引人的特性，它们可用于未来的互连应用。寻找下一个新的导体并不容易，但令人鼓舞的是世界各地的几个研发团队已经接受了这个想法并正在寻找候选材料。

从长远来看，混合石墨烯/金属导体也是一个有趣的选项。众所周知，石墨烯是原子级的薄膜，并且具有高导电性和导热性。然而该材料不能容纳足够的电荷载流子以用作局部互连。但是有一些方法可以调整电导率。一种是使用混合金属/石墨烯方案，其中金属(例如 Cu、Ru、Mo 等)被石墨烯封装。Imec早些时候展示了这种混合金属/石墨烯选项的低电阻率和高热稳定性。

MOL：

我们也需要对MOL层进行进一步的创新，以进一步缓解布线拥塞并满足新提出的晶体管架构的需求。例如在CFET中，需要新颖的解决方案来实现接触栅极，这对于n型和p型FET器件现在很常见。此外，高纵横比通孔将互连各种构建模块，这些模块现已扩展到三维空间。然而这些孔的主要寄生电阻需要得到降低。这可以通过引入先进的MOL触点来实现，例如使用钌。

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小结

随着工艺节点向5nm及以上持续推进，芯片制造商可能会逐渐摒弃 finFET(在FEOL中)、Cu双镶嵌(在BEOL中)和传统接触方案(在 MOL中)等主流技术。在本文中，主要介绍了FEOL、BEOL和MOL进一步的创新选项，从而为通往1nm技术节点提供了可能的途径。